[FPGA13][电路]接口电平标准

各类接口电平标准整理

双阈值标准

  • 所谓的双阈值标准,是针对数字电路而言,数字电路表示电平的只有1和0两个状态,在实际的电路中,需要约定什么样的电压为1,什么样的电压为0。也就是需要大于某一个阈值表示电平1,小于某一个阈值表示电平0。
  • 查看常见的各类数字接口电平标准,我们会发现,对输出端的电压输出要求往往要比输入端的双阀值判定标准更加严格,这样做主要是考虑到噪声的干扰以及电信号在输出与输入间的传递速度,从而让双阀值判定标准更加的可靠。
  • 下面详细介绍一些接口电平标准:

TTl与LVTTL

TTL

  • TTL是Transistor-Transistor Logic的英文缩写,从其命名就可以看出,这种接口电平标准的初衷是用于基于三极管结构的数字系统之间的。
  • 工作于TTL接口标准下的数字电路,其内部有源器件的标准电源供给应为5V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于2.4V,状态0的电压要求为小于等于0.5V;
    对于输入端,状态1的判定要求为大于等于2.0V,状态0的判定要求为小于等于0.8V;

LVTTL

  • 由于2.4V与5V之间还有很大空间,这对改善噪声干扰并没有什么明显的好处,而且还会增加系统的功耗,并且由于数字状态1、0之间电平相差较大,还会影响到数字电路的响应速度。因此后来就把TTL的电压范围进行了一些压缩,从而形成了LVTTL——Low Voltage Transistor-Transistor Logic,也即低压TTL电平标准。
  • LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。以下介绍几种目前常用的LVTTL标准:

LVTTL3V3

  • LVTTL3V3的意思,即其内部有源器件的标准电源供给为3.3V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于2.4V,状态0的电压要求为小于等于0.4V;
    对于输入端,状态1的判定要求为大于等于2.0V,状态0的判定要求为小于等于0.8V;

LVTTL2V5

  • LVTTL2V5的意思,即其内部有源器件的标准电源供给为2.5V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于2.0V,状态0的电压要求为小于等于0.2V;
    对于输入端,状态1的判定要求为大于等于1.7V,状态0的判定要求为小于等于0.7V。

TTL与LVTTL注意事项

  1. TTL电路通过电流控制器件,电路的速度快,传输延迟时间短(5-10ns),但是功耗大。
  2. TTL电平一般过冲都会比较严重,可能在起始端串一个22欧或33欧电阻
  3. TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下的电阻进行下拉。

CMOS与LVCMOS

CMOS

  • CMOS是Complementary Metal Oxide Semiconductor的英文缩写,从其命名就可以看出,这种接口电平标准的初衷是用于基于NMOS、PMOS组成的MOS管结构的数字系统之间的。
  • 工作于CMOS接口标准下的数字电路,其内部有源器件的标准电源供给为5V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于4.45V,状态0的电压要求为小于等于0.5V;
    对于输入端,状态1的判定要求为大于等于3.5V,状态0的判定要求为小于等于1.5V。

LVCOMS

  • 同TTL一样,鉴于功耗和响应速度的考虑,CMOS也同样衍生出了LVCMOS接口标准,并且由于MOS管相对于三极管的导通门限更加低,因此LVCMOS比LVTTL更容易使用较低的电压进行通信。以下介绍几种目前常用的LVCMOS标准:

LVCOMS3V3

  • LVCMOS3V3的意思,即其内部有源器件的标准电源供给为3.3V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于3.2V,状态0的电压要求为小于等于0.4V;
    对于输入端,状态1的判定要求为大于等于2.0V,状态0的判定要求为小于等于0.7V。

LVCOMS2V5

  • LVCMOS2V5的意思,即其内部有源器件的标准电源供给为2.5V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于2.0V,状态0的电压要求为小于等于0.4V;
    对于输入端,状态1的判定要求为大于等于1.7V,状态0的判定要求为小于等于0.7V。

LVCOMS1V8

  • LVCMOS1V8的意思,即其内部有源器件的标准电源供给为VCC=1.8V,当然这是有一定容忍度的,不过与之前介绍的电平标准不同,这个容忍度会影响它的输出、输入情况,介绍如下:
    对于输出端,状态1的电压要求为大于等于VCC-0.45V(若VCC精确等于1.8V,则为1.35V),状态0的电压要求为小于等于0.45V;
    对于输入端,状态1的判定要求为大于等于0.65倍的VCC(若VCC精确等于1.8V,则为1.17V),状态0的判定要求为小于等于0.35倍的VCC(若VCC精确等于1.8V,则为0.63V)。

LVCOMS1V5

  • LVCMOS1V5的意思,即其内部有源器件的标准电源供给为VCC=1.5V,它的容忍度也会影响到其输出、输入情况,介绍如下:
    对于输出端,LVCMOS1V5没有明确的要求,但是肯定是状态1越接近VCC越好,状态0越接近0V越好;
    对于输入端,状态1的判定要求为大于等于0.65倍的VCC(若VCC精确等于1.5V,则为0.975V),状态0的判定要求为小于等于0.35倍的VCC(若VCC精确等于1.5V,则为0.525V)。

LVCOMS1V2

  • LVCMOS1V2的意思,即其内部有源器件的标准电源供给为VCC=1.2V,它的容忍度也会影响到其输出、输入情况,介绍如下:
    对于输出端,LVCMOS1V2也没有明确的要求,但是肯定是状态1越接近VCC越好,状态0越接近0V越好;
    对于输入端,状态1的判定要求为大于等于0.65倍的VCC(若VCC精确等于1.2V,则为0.78V),状态0的判定要求为小于等于0.35倍的VCC(若VCC精确等于1.2V,则为0.42V)。

CMOS与LVCMOS注意事项

  1. CMOS电路通过电压控制器件,电路的速度慢,传输延迟时间长(25-50ns),但功耗低。
  2. CMOS接口相对于TTL接口有了更大的噪声容限,输入阻抗远大于TTL输入阻抗。
  3. CMOS结构内部寄生有可控硅结构,当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时,电流足够大的话,可能引起闩锁效应,导致芯片的烧毁。

ECL,PECL与LVPECL

ECL

  • ECL(EmitterCoupled Logic)即射极耦合逻辑,是带有射随输出结构的典型输入输出接口电路,ECL电路的最大特点是其基本门电路工作在非饱和状态,因此ECL又称为非饱和性逻辑。也正因为如此,ECL电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个ns数量级甚至更少。
  • ECL,其内部有源器件的标准电源供为Vcc=0V,Vee=-5.2,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于-0.88V,状态0的电压要求为小于等于-1.72V;
    对于输入端,状态1的判定要求为大于等于-1.24V,状态0的判定要求为小于等于-1.36V。

PECL

  • 由于ECL电平需要提供负电源,为简化电源,出现了PECL(正射极耦合逻辑电平)和LVPECL,即采用ECL电路结构,采用正电压供电。
  • PECL,其内部有源器件的标准电源供为Vcc=5V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于4.12V,状态0的电压要求为小于等于3.28V;
    对于输入端,状态1的判定要求为大于等于3.78V,状态0的判定要求为小于等于3.64V。

LVPECL

  • LVPECL,其内部有源器件的标准电源供为Vcc=3.3V,输出、输入情况如下:
    对于输出端,状态1的电压要求为大于等于2.42V,状态0的电压要求为小于等于1.58V;
    对于输入端,状态1的判定要求为大于等于2.06V,状态0的判定要求为小于等于1.94V。

ECL、PECL、LVPECL注意事项

  1. 不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片 进行转换。
  2. 以上三种均为射随输出结构,必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL:
    直流匹配时用130欧上拉,同时用82欧下拉;交流匹配时用82欧上拉,同时用130欧下拉。但两种
    方式工作后直流电平都在1.95V左右。)

LVDS

LVDS电平特点

  • LVDS是Low Voltage Differential Signaling的缩写,即低压差分信号,其输入、输出与之前所介绍的接口电平都不同,它需要通过两根线来完成通信。其工作原理如下图所示:
  • 左侧为LVDS输出端,其内部有一个恒流源IS,大约恒定输出3.5-4mA的电流值。最右边的Vout接入LVDS的输入端,而在靠近输入端的地方并联接入一个阻值为100欧的匹配电阻R。通过改变上图双刀双掷开关的位置,而改变差分线上电流的方向,以此来表示数字状态0和1,因此,接收端的差分线上将会由于电流方向的不同而表现出来±350mV的差分电平,并依次作为数字状态的判定依据。右侧还有一个直流偏置电压源VS,这主要是用来说明Vout的两端其实一般都是正电压的,实际电路中并没有该项。
  • LVDS电平具有如下优点:
    1. 低摆幅(约为350 mV)。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。
    2. 压摆幅。恒流源电流驱动,把输出电流限制到约为3.5 mA左右,使跳变期间的尖峰干扰最小,因而产生的功耗非常小。这允许集成电路密度的进一步提高,即提高了PCB板的效能,减少了成本。
    3. 具有相对较慢的边缘速率(dV/dt约为0.300 V/0.3 ns,即为1 V/ns),同时采用差分传输形式,使其信号噪声和EMI都大为减少,同时也具有较强的抗干扰能力。

LVDS注意事项

  1. 可以达到600M以上,PCB要求较高,差分线要求严格等长,差最好不超过10mil(0.25mm)
  2. 100欧电阻离接收端距离不能超过500mil,最好控制在300mil以内。

CML

  • CML是一种内部做好匹配的一种电路,不需再进行匹配。三极管结构,也是差分线,速度能达到3G以 上。只能点对点传输。

GTL/PGTL

  • GTL与PGTL是一种类似CMOS的一种结构,输入为比较器结构,比较器一端接参考电平,另一端接输入信号。
  • GTL,其内部有源器件的标准电源供为 Vcc=1.2V;
    对于输出端,状态1的电压要求为大于等于1.1V,状态0的电压要求为小于等于0.4V;
    对于输入端,状态1的判定要求为大于等于0.85V,状态0的判定要求为小于等于0.75V。
  • PGTL,其内部有源器件的标准电源供为 Vcc=1.5V;
    对于输出端,状态1的电压要求为大于等于1.4V,状态0的电压要求为小于等于0.46V;
    对于输入端,状态1的判定要求为大于等于1.2V,状态0的判定要求为小于等于0.8V。

HSTL

  • HSTL(High Speed Transceiver Logic)是一种技术独立的数字集成电路接口标准,为了实现电压扩展和技术独立I/O结构而开发的。此标准所要求的I/O结构是差分放大输入(一个输入内部关联成一个用户提供的输入参考电压,此电压用于单端输入)和使用Vcco的输出。所谓技术独立,实际上指用来做输入参考和输出Vcco的电压,与器件本身的供电电压不同。
  • HSTL最主要的应用是可以用于高速存储器(SDRAM、DDR SDRAM)读写。传统的慢速存储器访问时间阻碍了高速处理器的运算操作。在中频区域(100MHz和180MHz之间),可供选择基于单端信号的I/O结构有:HSTL、GTL/GTL+、SSTL和低压TTL(LVTTL)。在180MHz以上的范围,HSTL标准是唯一可用的单端I/O接口。利用HSTL的速度,快速I/O接口明显地提高了整个系统的性能。HSTL是高速存储器应用的I/O接口选择,同时也很完美地提供了驱动多个内存模块地址总线的能力。
  • HSTL电平标准:一般有VCCIO=1.8V和VCCIO=1.5V两种类型。和上面的GTL相似,输入为输入为比较器结构,比较器一端接参考电平(VCCIO/2),另一端接输入信号。对参考电平要求比较高(1%精度)。 HSTL和SSTL大多用在300M以下的情况。

SSTL

  • SSTL(Stub Series Terminated Logic)接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SSTL规定了开关特点和特殊的端接方案,它是为了在高速存储总线上提高信号完整性的目的而创建的。
  • 它与LVTTL和LVCMOS的不同在于SSTL是传输线终端匹配的。因此SSTL具有输出阻抗和匹配方法的要求,这使其在高速信号传输时降低了EMI,改善建立时间。SSTL的输入是一个差分对比电路,一端为输入,另一端为参考电压VREF,和HSTL基本相同。
  • DDR应用SSTL电平比较多,SSTL_3是3.3V标准;SSTL_2是2.5V标准,SSTL_18是1.8V标准。VCCIO=2.5V,输入为输入为比较器结构,比较器一端接参考电平1.25V,另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大多用在300M以下的情况。

参考:
《FPGA之道》,狄超,刘萌著,西安交通大学出版社,2.2.4.5节
FPGA在电平接口领域的应用