[FPGA1]Vivado与VsCode联合使用

Vivado软件与VsCode的联合使用

由于Vivado自带的代码编辑器缺少代码自动补全功能,无法偷懒,在编写学习Verilog的过程中,发现VsCode有许多不错的代码插件能够实现该功能,所以就想使用VsCode替换掉Vivado原本的编辑器。

设置VsCode为中文

  • 在“扩展-商店”中,搜索Chinese,选择 Chinese (Simplified) Language Pack 安装,重启软件即可。

VsCode快捷键

  • Ctl + F 查找
  • Ctl + H替换
  • Ctl + /注释/取消注释所选行
    • Ctl + Shift + Alt打开命令窗口
  • Ctl + Shift + Alt + ↑ / ↓ 向上 / 下复制当前行
  • Alt + ↑ / ↓ 向上 / 下移动当前行
  • Ctl + Alt + ↑ / ↓向上 / 下扩展行光标

更换Vivado文本编辑器

  1. 打开Vivado软件,再在Tool菜单中,打开Settings
  2. 选择Tool Settings--Test Editor--Current Editor--Current Editor Definition
  3. 在Editor选项中,填入C:\Users\ZZH\AppData\Local\Programs\Microsoft VS Code\Code.exe [file name] -[line number],其中,前一部分为VsCode软件的绝对路径
  4. 当完成以上操作后,再次双击工程下的文件,则会自动使用VsCode打开文件

实现代码补全和颜色高亮

  1. 在VsCode的扩展商城搜索Verilog,能够看到许多插件,我目前使用的是"Verilog HDL/SystemVerilog"插件,当然,其实是只要从中选择你喜欢的一个安装即可
  2. 安装完成后,可以发现,已经能够出现代码补全提示,并且颜色出现高亮提示

实现代码自动纠错

将xvlog加入环境变量

  1. 首先,打开Vivado软件的安装路径,在C:\Xilinx\Vivado\2018.3\bin\unwrapped\win64.o文件夹下,可找到xvlog.exe文件,这是一个Vivado自带的语法纠错工具
  2. 此电脑右键--属性--高级系统设置--环境变量--系统变量--Path--编辑,将该纠错工具所在的C:\Xilinx\Vivado\2018.3\bin路径添加至环境变量
  3. 接着,需要重新启动电脑
  4. 当再次打开电脑,Win+R输入cmd,然后在命令行输入xvlog -version,若能正常显示类似如下信息Vivado Simulator 2018.3,则环境变量配置成功

修改VsCode插件配置

  1. 在VsCode的设置选择中,找到"扩展--verilog configuration--verilog>Linting:Liner",选择xvlog
  2. 当完成设置后,回到代码编辑界面,当你每次Ctrl+S保存代码时,编译器会自动进行错误检查,并以红色波浪线进行提示,双击即可查看详细错误信息

自动生成Testbench

  • 需要注意,Testbench需要python3的环境支持,若电脑未安装,则需先进行安装,安装教程见:https://www.runoob.com/python3/python3-install.html,安装完python3环境后,还一定要将python加入环境变量中,才可以正常使用该插件
  1. 首先,先在拓展商城搜索Verilog_TestBench插件,并重启VsCode
  2. 再完成一段verilog程序。按下ctrl+shift+p,选择testbench即可生成testbench对应的tb文本
  3. 执行脚本之后,其出结果导向powershell的输出结果之中。帮我们自动生成了了时钟信号,复位信号,以及进行了模块的例化,复制这一部分就可以了

中文在Vivado中出现乱码

  • 当使用外部编辑器进行代码编辑时,有时候会出现写好的代码在Vivado中查看时,中文出现乱码的情况,这是由于外部编辑器通常使用UTF-8作为文本编码格式,而Vivado采用ANSI编码,所以只需要在保存时,将编码格式设置为gbk或者gb2312,再在Vivado中打开,就不会出现中文乱码问题了。

最终实现各种功能的效果图

  • 实现代码高亮,代码补全,自动生成testbench

参考链接:
https://blog.csdn.net/qq_39498701/article/details/84668833