[Verilog11]TimeGEN波形绘制软件

TimeGEN波形绘制软件的使用教程

TimeGEN简介

  • TimeGenis是一个时序图编辑器,允许工程师轻松地创建设计规范和时序图。
  • 时序图和波形编辑器TimeGen是一个CAD工具,它允许数字设计工程师快速有效地绘制数字时序图和波形。波形可以很容易地导出到其他窗口程序,如microsoftword,用于编写设计规范。
  • 以FPGA逻辑设计为例,编写源代码时,某个模块的功能构建通常需要FSM实现特定的时序控制、流程控制。而FSM有效的设计方法是,使用“状态图(visio绘制)+时序图(TIME GEN绘制)”组合,快速定义模块功能,提高设计效率。
  • 可直接从官网下载TimeGEN软件:http://www.xfusionsoftware.com/

软件界面介绍

  • 双击打开TimeGEN软件,能够看到如下的软件界面,具体界面布局与功能介绍,如下图所示:

波形设计

添加时钟

  • 选择工具栏中的"CLK"图标,添加时钟信号。在用户界面中就出现了一个名为"Clock"的时钟信号

添加信号、总线

  • 同理,选择工具栏中的"SIG"图标,添加单个信号。选择工具栏中的"BUS"图标,添加总线信号。
  • 下文以FIFO的设计为例,添加对应信号。根据实际设计要求,共需要reset,fifo_prog_empty,fifo_rd_en共三个单端信号,和fifo_rd_data ,reg_1, reg_2,state共四个总线信号。

修改信号属性

  • 在所有信号添加完成后,工作模式保持在绘制模式,需要先将工作模式转换到编辑模式,才能进行信号属性修改。
  1. 点击菜单栏"Mode"图标,选择"Edit"模式​。
  2. 可以直接双击信号名称进行修改,也可选择信号后,点击工具栏"Change Signal Attrbuites",进行修改。
  3. 在弹出的"Signla Name and Attributes"界面中,可以设置信号的名称,字体以及信号的显示属性。
  4. 对每个信号的属性进行配置后,信号界面如下图所示。

绘制信号波形

  • 信号波形的绘制,主要使用快速工具栏:Hi-Lo、Hi-z、Bus工具。
  • 以reset信号为例,要将reset信号在clk第2个周期上升沿到来后下拉,可以点击Hi-Lo图标,然后在reset信号波形上clk第2个周期上升沿后位置,开始拖动鼠标,将波形向下拉动即可。
  • 同理,可以使用类似方法,选择Bus工具,对总线信号进行类似操作。

添加时间间断

  • 有时候为了省略类似的信号波形,可使用时间间断来进行表示时间的省略。
  • 点击快速工具栏的时间间断图标,选中该功能,在需要进时钟间断的信号周期进行点击,添加时间间断标识。

添加时间延迟

  • 当表示一个信号相较于时钟信号有所提前或滞后时,可为对应信号添加时间延迟
  • 选择需要添加延迟的信号名,点击快速工具栏的"Add Delay"选项,即可为该信号添加时间延迟。

添加文字注释

  • 可以点击快速工具栏的文字图标,为信号添加文字注解,如为总线信号标识对应数字等。

添加信号关联性注释

  • 当需要为信号添加关联性注解时,即当某个信号发生变化,导致另一个信号随之发生变化,可使用箭头符号标识两个信号之间的关联性。
  • 点击快速工具栏中的箭头选项,选择箭头标识的起始端和结束端,添加箭头信号。
  • 如需修改箭头的属性,可以选中箭头后右击,修改其对应属性。

标注波形无效区域

  • 所谓波形无效区域,也可以理解为设计不关心的区域。标注此类区域,有助于界定设计用不需要处理的时序部分,和信号无效区域。
  • 点击快速工具栏的无效区域添加图标,再点击信号的无效区域,即可添加。

添加时间标签

  • 可以为时钟或波形添加时间标签,点击快速工具栏中的时间标签图标,选择时间的起点和终点,并配置其属性,完成时间标签的添加。

导出到Visio

  • 有时候,我们需要将波形图文件添加到其他类型的文档中(如Word,PPT等),故需要对绘制完成的波形文件进行处理,导出到Visio中。
  • 导出的具体步骤如下:
  1. 选择工具栏的"View"选项,取消勾选"View-TimeGen Logo"和"View-Bounding Rectangle"选项
  2. 选择工具栏的"File"选项,选择"File-Export-Enhanced MetaFile(.emf)",将波形文件导出为".emf"文件
  3. 使用visio打开该文件,选择*.emf,还可在Visio中选中波形文件,取消组合,进行更多个性化的修改。