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04-09 [FPGA]Vivado压缩bit文件
10-26 [FPGA24]UltraScale+_功耗域_互联接口
08-19 [FPGA23]安装Petalinux
07-15 [FPGA22]IP核_Aurora 8B/10B
07-13 [FPGA21]高速串行总线_IBERT核
07-11 [FPGA20]8B/10B编码技术
07-10 [FPGA19]GTX/GTH 物理层结构分析
07-04 [FPGA18]时序约束辅助工具_Tcl命令的使用
07-03 [FPGA17]XDC优先级_约束规范_实际工程约束
07-01 [FPGA16]多周期路径_伪路径
06-30 [FPGA15]时钟组_虚拟时钟_时钟抖动_最大最小延迟
06-29 [FPGA14]梳理时钟树_基本时钟_衍生时钟
06-26 [FPGA13][电路]接口电平标准
06-24 [FPGA12]管脚约束_延迟约束
06-21 [FPGA11]CDC_多比特跨时钟域传输
06-20 [FPGA10]CDC_单比特跨时钟域传输
06-19 [FPGA9]时序路径_时延_建立保持时间_亚稳态
05-18 [FPGA8]基于AXI协议的自定义IP核
04-26 [FPGA7]AXI通信协议
04-15 [FPGA6]ZYNQ芯片PS配置流程
02-21 [FPGA5]打包IP核_PWM发生器
02-21 [FPGA4]IP核_FIFO/DataMover
02-20 [FPGA3]IP核_PLL/RAM/ROM
02-19 [FPGA2]创建PL工程完整流程
02-19 [FPGA1]Vivado与VsCode联合使用
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