非常好！目前共计146篇文章，继续努力！
2020
07-26 [电路]差分晶振_LVDS/LVPECL/HCSL/CML模式
07-22 [Verilog8]仿真语法_时间_程序块_延时_时钟
07-20 [Verilog7]功能仿真原理
07-19 [Verilog6]阻塞与非阻塞赋值
07-15 [FPGA22]IP核_Aurora 8B/10B
07-13 [FPGA21]高速串行总线_IBERT核
07-11 [FPGA20]8B/10B编码技术
07-10 [FPGA19]GTX/GTH 物理层结构分析
07-09 [Verilog5]时序逻辑复位设计
07-09 [Verilog4]代码编写规范
07-08 [HTML]HTML基础语法
07-04 [FPGA18]时序约束辅助工具_Tcl命令的使用
07-03 [FPGA17]XDC优先级_约束规范_实际工程约束
07-02 Freenom免费域名_Cloudflare域名解析
07-01 [FPGA16]多周期路径_伪路径
06-30 [FPGA15]时钟组_虚拟时钟_时钟抖动_最大最小延迟
06-29 [FPGA14]梳理时钟树_基本时钟_衍生时钟
06-26 [FPGA13][电路]接口电平标准
06-24 [FPGA12]管脚约束_延迟约束
06-23 基于光流法的目标跟踪检查
06-22 [LateX]LateX基本语法
06-21 [FPGA11]CDC_多比特跨时钟域传输
06-20 [FPGA10]CDC_单比特跨时钟域传输
06-19 [FPGA9]时序路径_时延_建立保持时间_亚稳态
06-17 [北斗]基于北斗定位系统的桥梁监测系统
05-30 [HLS1]VSCode搭建C++环境_建立HLS工程
05-18 [FPGA8]基于AXI协议的自定义IP核
04-26 [FPGA7]AXI通信协议
04-15 [FPGA6]ZYNQ芯片PS配置流程
02-21 [FPGA5]打包IP核_PWM发生器
02-21 [FPGA4]IP核_FIFO/DataMover
02-20 [FPGA3]IP核_PLL/RAM/ROM
02-19 [FPGA2]创建PL工程完整流程
02-19 [FPGA1]Vivado与VsCode联合使用
02-15 [Python5]正则表达式_面向对象
02-02 [Python4]模块与包_内置模块
01-17 [Verilog3]描述级别_组合逻辑_时序逻辑_状态机_设计优化
01-15 [Verilog2]条件/循环/结构说明/元件例化/生成/预处理语句
01-14 [Verilog1]语言结构_数据类型_运算符与表达式_赋值语句
01-08 [Python3]装饰器_生成器_迭代器_内置函数_软件目录
01-06 [Solidworks]内存耗尽解决办法
01-05 [Python2]文件操作_数据序列化_函数编程
01-02 [Python1]模块_数据类型_判断循环
2019
12-28 [Cuda][Linux]ubuntu环境下cuda安装教程
12-26 [Markdown]常用语法
2018
05-18 [简历]渣渣晖の简历
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