渣渣晖の博客

热爱可抵岁月漫长

首页
简历
标签
归档
fa-ship友情链接
搜索

[简历]渣渣晖の简历

发布于 2018-05-18 | 标签: 简历 | 1分钟 | 24字数 | 浏览量::

渣渣晖的个人简历

↓↓欢迎戳戳↓↓

中文简历
 英文简历

↑↑欢迎戳戳↑↑

本文作者： 渣渣晖のBlog
本文链接： https://zhenhuizhang.tk/post/jian-li-zha-zha-hui-nojian-li/
版权声明： 本博客所有文章除特别声明外，均采用 BY-NC-SA 许可协议。转载请注明出处！

# 简历

[Markdown]常用语法上一篇

已运行: 浏览数: 次 | 访客数: 人

Powered by Gridea

0%

x

感谢您的支持，我会继续努力的!

扫码打赏，你说多少就多少

打开微信扫一扫，即可进行扫码打赏哦

0条相关条目，使用了0毫秒

[SQL]字段打乱脚本

[corn]定时任务_corn表达式

[SQL]表基础探查脚本

[SQL]获取年月日

[软考]江山_选择_知识点(18)

[软考]江山_选择_知识点(12-14)

[软考]江山_选择_知识点(9-11)

[软考]江山_选择_知识点(6-8)

[软考]江山_选择_知识点(3-5)

[软考]江山_选择_知识点(1-2)

国家电子政务网络架构

WF-1000XM4耗电异常

软高第四版_新增知识点

软高_工具与技术汇总

软高_论文模板

十大管理_第四版

行车记录仪选购思路

小米_屏下指纹校准

SolidWorks_中文界面

数据库_范式

[SQL]基础语法_增删改查

十大管理_记忆口诀_第三版

GB/T 36344_数据质量评价指标

元数据_OLTP/OLAP_数据库/仓/湖/中台

《国务院关于加强数字政府建设的指导意见》

[Java]数组

[Java]程序流控制

[Java]关键字_变量_运算符

[Java]初识Java_环境安装_HelloWorld

GB/T 34960_数据治理规范

Windows上查看HEIC格式图片

[电路]AD电源完整性插件_PDN Analyzer

[电路]UEFI_BIOS_GPT_MBR等概念

[电路]PoE基础介绍

[电路]EMC基础概念_共模差模干扰

[VHDL1]基本结构_命名规则_数据类型_运算符

拉瓦尔高后掠型-可变形多旋翼火箭

[IC]Synopsys系列软件安装

[Linux][IC]安装CentOS

[IC]Synopsys软件介绍

[汇编]IA-32_寄存器_寻址方式

[电路]新建CST工程_贴片天线仿真

[Verilog]FSM有限状态机

[Linux]文件系统_类型_操作命令

[Linux]Vi/Vim编辑器

[Linux]基础Shell指令_快捷键_APT工具

[电路]Alitium_Designer导出Gerber文件

[FPGA]Vivado压缩bit文件

[电路]锂离子电池特性与充电电路

[电路]AD快捷键

[Git]版本退回

[北斗]北斗导航技术发展综述

[电路]以太网PHY物理层

[Solidworks]钣金折弯系数设置

[电路]电荷泵

[电路]SPI协议

[电路]UART异步串口协议

[电路]开关电源拓扑结构_Buck_Boost_Buck-Boost

[电路]线性稳压器LDO_损耗功率与热问题

[电路]MOS管的种类_参数

[Git]简介_安装_创建版本库

[电路]电感的参数_种类_应用

[FPGA24]UltraScale+_功耗域_互联接口

[电路]电容的参数_种类_应用

[电路]电阻的类型与指标

[Verilog25]HDLBits习题_More Circuits

[Verilog24]HDLBits习题_Shift Registers

[Verilog23]HDLBits习题_Counters

[Verilog22]HDLBits习题_Latches and Flip-Flops

[Verilog21]HDLBits习题_Karnaugh Map to Circuit

[Verilog20]HDLBits习题_Arithmetic Circuits

[Verilog19]HDLBits习题_Multiplexers

[Verilog18]HDLBits习题_Basic Gates

[Verilog17]HDLBits习题_More Verilog Features

[Verilog16]HDLBits习题_Procedures

[Verilog15]HDLBits习题_Modules: Hierarchy

[Verilog14]HDLBits习题_Vectors

[Verilog13]HDLBits习题_Basics

[Verilog12]HDLBits习题讲解汇总

[Verilog11]TimeGEN波形绘制软件

[FPGA23]安装Petalinux

[电路]I2C总线协议

[电路]DDR3_引脚定义_容量_特殊功能

[电路]AD汉化_加速_禁止联网_DSN/brd文件导入

[电路]电路中各类“GND”的处理

[Verilog9]仿真语法_循环_存储载入_随机数

[电路]差分晶振_LVDS/LVPECL/HCSL/CML模式

[Verilog8]仿真语法_时间_程序块_延时_时钟

[Verilog7]功能仿真原理

[Verilog6]阻塞与非阻塞赋值

[FPGA22]IP核_Aurora 8B/10B

[FPGA21]高速串行总线_IBERT核

[FPGA20]8B/10B编码技术

[FPGA19]GTX/GTH 物理层结构分析

[Verilog5]时序逻辑复位设计

[Verilog4]代码编写规范

[HTML]HTML基础语法

[FPGA18]时序约束辅助工具_Tcl命令的使用

[FPGA17]XDC优先级_约束规范_实际工程约束

Freenom免费域名_Cloudflare域名解析

[FPGA16]多周期路径_伪路径

[FPGA15]时钟组_虚拟时钟_时钟抖动_最大最小延迟

[FPGA14]梳理时钟树_基本时钟_衍生时钟

[FPGA13][电路]接口电平标准

[FPGA12]管脚约束_延迟约束

基于光流法的目标跟踪检查

[LateX]LateX基本语法

[FPGA11]CDC_多比特跨时钟域传输

[FPGA10]CDC_单比特跨时钟域传输

[FPGA9]时序路径_时延_建立保持时间_亚稳态

[北斗]基于北斗定位系统的桥梁监测系统

[HLS1]VSCode搭建C++环境_建立HLS工程

[FPGA8]基于AXI协议的自定义IP核

[FPGA7]AXI通信协议

[FPGA6]ZYNQ芯片PS配置流程

[FPGA5]打包IP核_PWM发生器

[FPGA4]IP核_FIFO/DataMover

[FPGA3]IP核_PLL/RAM/ROM

[FPGA2]创建PL工程完整流程

[FPGA1]Vivado与VsCode联合使用

[Python5]正则表达式_面向对象

[Python4]模块与包_内置模块

[Verilog3]描述级别_组合逻辑_时序逻辑_状态机_设计优化

[Verilog2]条件/循环/结构说明/元件例化/生成/预处理语句

[Verilog1]语言结构_数据类型_运算符与表达式_赋值语句

[Python3]装饰器_生成器_迭代器_内置函数_软件目录

[Solidworks]内存耗尽解决办法

[Python2]文件操作_数据序列化_函数编程

[Python1]模块_数据类型_判断循环

[Cuda][Linux]ubuntu环境下cuda安装教程

[Markdown]常用语法

关于

[简历]渣渣晖の简历